多端口矩陣測試DDR3測試項目

DDRx接口信號的時序關(guān)系

DDR3的時序要求大體上和DDR2類似，作為源同步系統(tǒng)，主要有3組時序設(shè)計要求。 一組是DQ和DQS的等長關(guān)系，也就是數(shù)據(jù)和選通信號的時序；一組是CLK和ADDR/CMD/ CTRL的等長關(guān)系，也就是時鐘和地址控制總線的關(guān)系；一組是CLK和DQS的關(guān)系， 也就是時鐘和選通信號的關(guān)系。其中數(shù)據(jù)和選通信號的時序關(guān)系又分為讀周期和寫周期兩個 方向的時序關(guān)系。

要注意各組時序的嚴格程度是不一樣的，作為同組的數(shù)據(jù)和選通信號，需要非常嚴格的 等長關(guān)系。Intel或者一些大芯片廠家，對DQ組的等長關(guān)系經(jīng)常在土25mil以內(nèi)，在高速的 DDR3設(shè)計時，甚至會要求在±5mil以內(nèi)。相對來說地址控制和時鐘組的時序關(guān)系會相對寬松 一些，常見的可能有幾百mil。同時要留意DQS和CLK的關(guān)系，在絕大多數(shù)的DDR設(shè)計里 是松散的時序關(guān)系，DDR3進行Fly-by設(shè)計后更是降低了 DQS和CLK之間的時序控制要求。 如何執(zhí)行DDR3的一致性測試？多端口矩陣測試DDR3測試項目

DDR3拓撲結(jié)構(gòu)規(guī)劃：Fly?by拓撲還是T拓撲

DDR1/2控制命令等信號，均采用T拓撲結(jié)構(gòu)。到了 DDR3,由于信號速率提升，當負 載較多如多于4個負載時，T拓撲信號質(zhì)量較差，因此DDR3的控制命令和時鐘信號均釆用 F拓撲。下面是在某項目中通過前仿真比較2片負載和4片負載時，T拓撲和Fly-by拓 撲對信號質(zhì)量的影響，仿真驅(qū)動芯片為Altera芯片，IBIS文件 為顆粒為Micron顆粒，IBIS模型文件為。

分別標示了兩種拓撲下的仿真波形和眼圖，可以看到2片負載 時，F(xiàn)ly-by拓撲對DDR3控制和命令信號的改善作用不是特別明顯，因此在2片負載時很多 設(shè)計人員還是習慣使用T拓撲結(jié)構(gòu)。 浙江USB測試DDR3測試在DDR3一致性測試期間能否繼續(xù)進行其他任務？

高速DDRx總線概述

DDR SDRAM 全稱為 Double Data Rate Synchronous Dynamic Random Access Memory? 中 文名可理解為“雙倍速率同步動態(tài)隨機存儲器”。DDR SDRAM是在原單倍速率SDR SDRAM 的基礎(chǔ)上改進而來的，嚴格地說DDR應該叫作DDR SDRAM,人們習慣稱之為DDR。

DDRx發(fā)展簡介

代DDR （通常稱為DDR1）接口規(guī)范于2000年由JEDEC組織 發(fā)布。DDR經(jīng)過幾代的發(fā)展，現(xiàn)在市面上主要流行DDR3,而的DDR4規(guī)范也巳經(jīng)發(fā) 布，甚至出現(xiàn)了部分DDR4的產(chǎn)品。Cadence的系統(tǒng)仿真工具SystemSI也支持DDR4的仿真 分析了。

DDR 規(guī)范解讀

為了讀者能夠更好地理解 DDR 系統(tǒng)設(shè)計過程，以及將實際的設(shè)計需求和 DDR 規(guī)范中的主要性能指標相結(jié)合，我們以一個實際的設(shè)計分析實例來說明，如何在一個 DDR 系統(tǒng)設(shè)計中，解讀并使用 DDR 規(guī)范中的參數(shù)，應用到實際的系統(tǒng)設(shè)計中。是某項目中，對 DDR 系統(tǒng)的功能模塊細化框圖。在這個系統(tǒng)中，對 DDR 的設(shè)計需求如下。

DDR 模塊功能框圖· 整個 DDR 功能模塊由四個 512MB 的 DDR 芯片組成，選用 Micron 的 DDR 存儲芯片 MT46V64M8BN-75。每個 DDR 芯片是 8 位數(shù)據(jù)寬度，構(gòu)成 32 位寬的 2GBDDR 存儲單元，地址空間為 Add<13..0>，分四個 Bank，尋址信號為 BA<1..0>。

DDR3一致性測試是否可以修復一致性問題？

為了改善地址信號多負載多層級樹形拓撲造成的信號完整性問題，DDR3/4的地址、控制、命令和時鐘信號釆用了Fly-by的拓撲結(jié)構(gòu)種優(yōu)化了負載樁線的菊花鏈拓撲。另外，在主板加內(nèi)存條的系統(tǒng)設(shè)計中，DDR2的地址命令和控制信號一般需要在主板上加匹配電阻，而DDR3則將終端匹配電阻設(shè)計在內(nèi)存條上，在主板上不需要額外電阻，這樣可以方便主板布線，也可以使匹配電阻更靠近接收端。為了解決使用Fly-by拓撲岀現(xiàn)的時鐘信號和選通信號“等長”問題,DDR3/4采用了WriteLeveling技術(shù)進行時序補償，這在一定程度上降低了布線難度，特別是弱化了字節(jié)間的等長要求。不同于以往DDRx使用的SSTL電平接口，新一代DDR4釆用了POD電平接口，它能夠有效降低單位比特功耗。DDR4內(nèi)存也不再使用SlewRateDerating技術(shù)，降低了傳統(tǒng)時序計算的復雜度。如何選擇適用于DDR3一致性測試的工具？信號完整性測試DDR3測試銷售價格

是否可以通過調(diào)整時序設(shè)置來解決一致性問題？多端口矩陣測試DDR3測試項目

創(chuàng)建工程啟動SystemSI工具，單擊左側(cè)Workflow下的LoadaNew/ExistingWorkspace菜單項,在彈出的WorkspaceFile對話框中選擇Createanewworkspace,單擊OK按鈕。在彈出的SelectModule對話框中選擇ParallelBusAnalysis模塊，單擊OK按鈕。選擇合適的License后彈出NewWorkspace對話框在NewWorkspace對話框中選擇Createbytemplate單選框，選擇個模板addr_bus_sparam_4mem,設(shè)置好新建Workspace的路徑和名字，單擊0K按鈕。如圖4-36所示，左側(cè)是Workflow,右側(cè)是主工作區(qū)。

分配舊IS模型并定義總線左側(cè)Workflow提示第2步為AssignIBISModels,先給內(nèi)存控制器和SDRAM芯片分配實際的IBIS模型。雙擊Controller模塊，在工作區(qū)下方彈出Property界面，左側(cè)為Block之間的連接信息，右側(cè)是模型設(shè)置。單擊右下角的LoadIBIS...按鈕，彈出LoadIBIS對話框。 多端口矩陣測試DDR3測試項目