瀏覽選擇控制器的IBIS模型，切換到Bus Definition選項(xiàng)卡，單擊Add按鈕添加一 組新的Buso選中新加的一行Bus使其高亮，將鼠標(biāo)移動(dòng)到Signal Names下方高亮處，單擊 出現(xiàn)的字母E,打開Signal列表。勾選組數(shù)據(jù)和DM信號(hào)，單擊0K按鈕確認(rèn)。 同樣，在Timing Ref下方高亮處，單擊出現(xiàn)的字母E打開TimingRef列表。在這個(gè)列表 窗口左側(cè)，用鼠標(biāo)左鍵點(diǎn)選DQS差分線的正端，用鼠標(biāo)右鍵點(diǎn)選負(fù)端，單擊中間的“>>”按 鈕將選中信號(hào)加入TimingRefs,單擊OK按鈕確認(rèn)。 很多其他工具都忽略選通Strobe信號(hào)和時(shí)鐘Clock信號(hào)之間的時(shí)序分析功...

單擊Next按鈕，出現(xiàn)Setup Trace Check Wizard窗口，確保網(wǎng)絡(luò)組的所有網(wǎng)絡(luò)都被選中, 單擊Finish按鈕。 單擊Save File with Error Check保存文件，保存結(jié)束后，單擊Start Simulation開始仿 真。仿真完成后，仿真結(jié)果包括Workflow中Results and Report的所有內(nèi)容。如果在Setup Trace Check Parameters 的步驟 net selection 時(shí)選的是 check all signal nets 或者 check all enabled signal nets 模式，那么仿真結(jié)果...

閉賦模型窗口，在菜單中選擇 Analyze-*Preferences..,在 InterconnectModels 項(xiàng) 目欄中設(shè)置與提取耦合線模型相關(guān)的參數(shù)，如圖1?125所示。改變Min Coupled Length的值為 lOOmil,也就是說當(dāng)耦合線長(zhǎng)度超過lOOmil時(shí)，按耦合模型提取，少于lOOmil時(shí)，按單線模 型提取。 單擊Via modeling setup按鈕，在過孔模型設(shè)置界面將Target Frequency設(shè)置成533 MHz (因?yàn)橐抡娴臅r(shí)鐘頻率是533MHz)。 單擊OK按鈕，關(guān)閉參數(shù)設(shè)置窗口。在菜單中選擇Analyze-*Probe..,在...

單擊View Topology按鈕進(jìn)入SigXplorer拓?fù)渚庉嫮h(huán)境，可以按前面161節(jié)反射 中的實(shí)驗(yàn)所學(xué)習(xí)的操作去編輯拓?fù)溥M(jìn)行分析。也可以單擊Waveforms..按鈕去直接進(jìn)行反射和 串?dāng)_的布線后仿真。 在提取出來的拓?fù)渲校O(shè)置Controller的輸出激勵(lì)為Pulse,然后在菜單Analyze- Preferences..界面中設(shè)置Pulse頻率等參數(shù)， 單擊OK按鈕退出參數(shù)設(shè)置窗口，單擊工具欄中的Signal Simulate進(jìn)行仿真分析， 在波形顯示界面里，只打開器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看, 可以看到，差分時(shí)鐘波形邊沿正常，有一些反射。...

為了改善地址信號(hào)多負(fù)載多層級(jí)樹形拓?fù)湓斐傻男盘?hào)完整性問題，DDR3/4的地址、控制、命令和時(shí)鐘信號(hào)釆用了Fly-by的拓?fù)浣Y(jié)構(gòu)種優(yōu)化了負(fù)載樁線的菊花鏈拓?fù)?。另外，在主板加?nèi)存條的系統(tǒng)設(shè)計(jì)中，DDR2的地址命令和控制信號(hào)一般需要在主板上加匹配電阻，而DDR3則將終端匹配電阻設(shè)計(jì)在內(nèi)存條上，在主板上不需要額外電阻，這樣可以方便主板布線，也可以使匹配電阻更靠近接收端。為了解決使用Fly-by拓?fù)鋵绗F(xiàn)的時(shí)鐘信號(hào)和選通信號(hào)“等長(zhǎng)”問題,DDR3/4采用了WriteLeveling技術(shù)進(jìn)行時(shí)序補(bǔ)償，這在一定程度上降低了布線難度，特別是弱化了字節(jié)間的等長(zhǎng)要求。不同于以往DDRx使用的SSTL電平接口，新一代...

DDR（Double Data Rate）是一種常見的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）技術(shù)，它提供了較高的數(shù)據(jù)傳輸速度和帶寬。以下是DDR系統(tǒng)的概述： 架構(gòu)：DDR系統(tǒng)由多個(gè)組件組成，包括主板、內(nèi)存控制器、內(nèi)存槽和DDR內(nèi)存模塊。主板上的內(nèi)存控制器負(fù)責(zé)管理和控制DDR內(nèi)存模塊的讀寫操作。數(shù)據(jù)傳輸方式：DDR采用雙倍數(shù)據(jù)傳輸率，即在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行兩次數(shù)據(jù)傳輸，相比于單倍數(shù)據(jù)傳輸率（SDR），DDR具有更高的帶寬。在DDR技術(shù)中，數(shù)據(jù)在上升沿和下降沿時(shí)都進(jìn)行傳輸，從而實(shí)現(xiàn)雙倍數(shù)據(jù)傳輸。速度等級(jí)：DDR技術(shù)有多個(gè)速度等級(jí)，如DDR-200、DDR-400、DDR2-800、DDR3-16...

重復(fù)步驟6至步驟9,設(shè)置Memory器件U101、U102、U103和U104的模型為 memory.ibs模型文件中的Generic器件。 在所要仿真的時(shí)鐘網(wǎng)絡(luò)中含有上拉電阻(R515和R518),在模型賦置界面中找到 這兩個(gè)電阻，其Device Type都是R0402 47R,可以選中R0402 47R對(duì)這類模型統(tǒng)一進(jìn)行設(shè)置, (12) 選中R0402 47R后,選擇Create ESpice Model...按鈕,在彈出的界面中單擊OK按 鈕，在界面中設(shè)置電阻模型后，單擊OK按鈕賦上電阻模型。 同步驟11、步驟12,將上拉電源處的電容(C583)賦置的電容模型。 ...

DDR3拓?fù)浣Y(jié)構(gòu)規(guī)劃：Fly?by拓?fù)溥€是T拓?fù)? DDR1/2控制命令等信號(hào)，均采用T拓?fù)浣Y(jié)構(gòu)。到了 DDR3,由于信號(hào)速率提升，當(dāng)負(fù) 載較多如多于4個(gè)負(fù)載時(shí)，T拓?fù)湫盘?hào)質(zhì)量較差，因此DDR3的控制命令和時(shí)鐘信號(hào)均釆用 Fly.by拓?fù)?。下面是在某?xiàng)目中通過前仿真比較2片負(fù)載和4片負(fù)載時(shí)，T拓?fù)浜虵ly-by拓 撲對(duì)信號(hào)質(zhì)量的影響，仿真驅(qū)動(dòng)芯片為Altera芯片，IBIS文件 為arria5.ibs, DDR顆粒為Micron顆粒，IBIS模型文件為v70s.ibs。 分別標(biāo)示了兩種拓?fù)湎碌姆抡娌ㄐ魏脱蹐D，可以看到2片負(fù)載 時(shí)，F(xiàn)ly-by拓?fù)鋵?duì)DDR3控制和命令信號(hào)的改善作用...

那么在下面的仿真分析過程中，我們是不是可以就以這兩個(gè)圖中的時(shí)序要求作為衡量標(biāo)準(zhǔn)來進(jìn)行系統(tǒng)設(shè)計(jì)呢?答案是否定的，因?yàn)殡m然這個(gè)時(shí)序是規(guī)范中定義的標(biāo)準(zhǔn)，但是在系統(tǒng)實(shí)現(xiàn)中，我們所使用的是Micron的產(chǎn)品，而后面系統(tǒng)是否能夠正常工作要取決干我們對(duì)Micron芯片的時(shí)序控制程度。所以雖然我們通過閱讀DDR規(guī)范文件了解到基本設(shè)計(jì)要求，但是具體實(shí)現(xiàn)的參數(shù)指標(biāo)要以Micron芯片的數(shù)據(jù)手冊(cè)為準(zhǔn)。換句話說，DDR的工業(yè)規(guī)范是芯片制造商Micron所依據(jù)的標(biāo)準(zhǔn)，而我們?cè)O(shè)計(jì)系統(tǒng)時(shí)，既然使用了Micron的產(chǎn)品，那么系統(tǒng)的性能指標(biāo)分析就要以Micron的產(chǎn)品為準(zhǔn)。所以，接下來的任務(wù)就是我們要在Micron的DDR芯片...

從DDR1、DDR2、DDR3至U DDR4,數(shù)據(jù)率成倍增加，位寬成倍減小，工作電壓持續(xù)降 低，而電壓裕量從200mV減小到了幾十毫伏?？偟膩碚f，隨著數(shù)據(jù)傳輸速率的增加和電壓裕 量的降低，DDRx內(nèi)存子系統(tǒng)對(duì)信號(hào)完整性、電源完整性及時(shí)序的要求越來越高，這也給系 統(tǒng)設(shè)計(jì)帶來了更多、更大的挑戰(zhàn)。 Bank> Rank及內(nèi)存模塊 1.BankBank是SDRAM顆粒內(nèi)部的一種結(jié)構(gòu)，它通過Bank信號(hào)BA(BankAddress)控制，可以把它看成是對(duì)地址信號(hào)的擴(kuò)展，主要目的是提高DRAM顆粒容量。對(duì)應(yīng)于有4個(gè)Bank的內(nèi)存顆粒，其Bank信號(hào)為BA[1:O],而高容量DDR2和DDR...

重復(fù)步驟6至步驟9,設(shè)置Memory器件U101、U102、U103和U104的模型為 memory.ibs模型文件中的Generic器件。 在所要仿真的時(shí)鐘網(wǎng)絡(luò)中含有上拉電阻(R515和R518),在模型賦置界面中找到 這兩個(gè)電阻，其Device Type都是R0402 47R,可以選中R0402 47R對(duì)這類模型統(tǒng)一進(jìn)行設(shè)置, (12) 選中R0402 47R后,選擇Create ESpice Model...按鈕,在彈出的界面中單擊OK按 鈕，在界面中設(shè)置電阻模型后，單擊OK按鈕賦上電阻模型。 同步驟11、步驟12,將上拉電源處的電容(C583)賦置的電容模型。 ...

DDR 規(guī)范解讀 為了讀者能夠更好地理解 DDR 系統(tǒng)設(shè)計(jì)過程，以及將實(shí)際的設(shè)計(jì)需求和 DDR 規(guī)范中的主要性能指標(biāo)相結(jié)合，我們以一個(gè)實(shí)際的設(shè)計(jì)分析實(shí)例來說明，如何在一個(gè) DDR 系統(tǒng)設(shè)計(jì)中，解讀并使用 DDR 規(guī)范中的參數(shù)，應(yīng)用到實(shí)際的系統(tǒng)設(shè)計(jì)中。是某項(xiàng)目中，對(duì) DDR 系統(tǒng)的功能模塊細(xì)化框圖。在這個(gè)系統(tǒng)中，對(duì) DDR 的設(shè)計(jì)需求如下。 DDR 模塊功能框圖· 整個(gè) DDR 功能模塊由四個(gè) 512MB 的 DDR 芯片組成，選用 Micron 的 DDR 存儲(chǔ)芯片 MT46V64M8BN-75。每個(gè) DDR 芯片是 8 位數(shù)據(jù)寬度，構(gòu)成 32 位寬的 2GBDDR 存...

重復(fù)步驟6至步驟9,設(shè)置Memory器件U101、U102、U103和U104的模型為 memory.ibs模型文件中的Generic器件。 在所要仿真的時(shí)鐘網(wǎng)絡(luò)中含有上拉電阻(R515和R518),在模型賦置界面中找到 這兩個(gè)電阻，其Device Type都是R0402 47R,可以選中R0402 47R對(duì)這類模型統(tǒng)一進(jìn)行設(shè)置, (12) 選中R0402 47R后,選擇Create ESpice Model...按鈕,在彈出的界面中單擊OK按 鈕，在界面中設(shè)置電阻模型后，單擊OK按鈕賦上電阻模型。 同步驟11、步驟12,將上拉電源處的電容(C583)賦置的電容模型。 ...

DDR信號(hào)的DC和AC特性要求之后，不知道有什么發(fā)現(xiàn)沒有?對(duì)于一般信號(hào)而言，DC和AC特性所要求(或限制)的就是信號(hào)的電平大小問題。但是在DDR中的AC特性規(guī)范中，我們可以注意一下，其Overshoot和Undershoot指向的位置，到底代表什么含義?有些讀者可能已經(jīng)發(fā)現(xiàn)，是沒有辦法從這個(gè)指示當(dāng)中獲得準(zhǔn)確的電壓值的。這是因?yàn)?，在DDR中，信號(hào)的AC特性所要求的不再是具體的電壓值，而是一個(gè)電源和時(shí)間的積分值。影面積所示的大小，而申壓和時(shí)間的積分值，就是能量!因此，對(duì)于DDR信號(hào)而言，其AC特性中所要求的不再是具體的電壓幅值大小，而是能量的大小!這一點(diǎn)是不同于任何一個(gè)其他信號(hào)體制的，而且能量信號(hào)...

單擊Check Stackup,設(shè)置PCB板的疊層信息。比如每層的厚度(Thickness)、介 電常數(shù)(Permittivity (Er))及介質(zhì)損耗(LossTangent)。 單擊 Enable Trace Check Mode,確保 Enable Trace Check Mode 被勾選。在走線檢查 流程中，可以選擇檢查所有信號(hào)網(wǎng)絡(luò)、部分信號(hào)網(wǎng)絡(luò)或者網(wǎng)絡(luò)組(Net Gr。叩s)?？梢酝ㄟ^ Prepare Nets步驟來選擇需要檢查的網(wǎng)絡(luò)。本例釆用的是檢查網(wǎng)絡(luò)組。檢查網(wǎng)絡(luò)組會(huì)生成較詳 細(xì)的阻抗和耦合檢查結(jié)果。單擊Optional： Setup Net Groups,出現(xiàn)Set...

還可以給這個(gè)Bus設(shè)置一個(gè)容易區(qū)分的名字，例如把這個(gè)Byte改為ByteO,這樣就把 DQ0-DQ7, DM和DQS, DQS與Clock的總線關(guān)系設(shè)置好了。 重復(fù)以上操作，依次創(chuàng)建：DQ8?DQ15、DM1信號(hào)；DQS1/NDQS1選通和時(shí)鐘 CK/NCK的第2個(gè)字節(jié)Bytel,包括DQ16?DQ23、DM2信號(hào)；DQS2/NDQS2選通和時(shí)鐘 CK/NCK的第3個(gè)字節(jié)Byte2,包括DQ24?DQ31、DM3信號(hào)；DQS3/NDQS3選通和時(shí)鐘 CK/NCK的第4個(gè)字節(jié)Byte3。 開始創(chuàng)建地址、命令和控制信號(hào)，以及時(shí)鐘信號(hào)的時(shí)序關(guān)系。因?yàn)闆]有多個(gè)Rank, 所以本例將把地...

DDR3： DDR3釆用SSTL_15接口，I/O 口工作電壓為1.5V；時(shí)鐘信號(hào)頻率為400? 800MHz；數(shù)據(jù)信號(hào)速率為800?1600Mbps,通過差分選通信號(hào)雙沿釆樣；地址/命令/控制信 號(hào)在1T模式下速率為400?800Mbps,在2T模式下速率為200?400Mbps；數(shù)據(jù)和選通信號(hào) 仍然使用點(diǎn)對(duì)點(diǎn)或樹形拓?fù)?，時(shí)鐘/地址/命令/控制信號(hào)則改用Fly-by的拓?fù)洳季€；數(shù)據(jù)和選 通信號(hào)有動(dòng)態(tài)ODT功能；使用Write Leveling功能調(diào)整時(shí)鐘和選通信號(hào)間因不同拓?fù)湟鸬?延時(shí)偏移，以滿足時(shí)序要求。是否可以通過調(diào)整時(shí)序設(shè)置來解決一致性問題？海南DDR3測(cè)試項(xiàng)目有其特殊含義的，也是D...

DDR（Double Data Rate）是一種常見的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）標(biāo)準(zhǔn)。以下是對(duì)DDR規(guī)范的一些解讀：DDR速度等級(jí)：DDR規(guī)范中定義了不同的速度等級(jí)，如DDR-200、DDR-400、DDR2-800、DDR3-1600等。這些速度等級(jí)表示內(nèi)存模塊的速度和帶寬，通常以頻率來表示（例如DDR2-800表示時(shí)鐘頻率為800 MHz）。數(shù)據(jù)傳輸方式：DDR采用雙倍數(shù)據(jù)傳輸率，即在每個(gè)時(shí)鐘周期內(nèi)進(jìn)行兩次數(shù)據(jù)傳輸，相比于單倍數(shù)據(jù)傳輸率（SDR），DDR具有更高的帶寬。時(shí)序要求：DDR規(guī)范定義了內(nèi)存模塊的各種時(shí)序要求，包括初始時(shí)序、數(shù)據(jù)傳輸時(shí)序、刷新時(shí)序等。這些時(shí)序要求確保內(nèi)存模塊能夠...

多數(shù)電子產(chǎn)品，從智能手機(jī)、PC到服務(wù)器，都用著某種形式的RAM存儲(chǔ)設(shè)備。由于相 對(duì)較低的每比特的成本提供了速度和存儲(chǔ)很好的結(jié)合，SDRAM作為大多數(shù)基于計(jì)算機(jī)產(chǎn)品 的主流存儲(chǔ)器技術(shù)被廣泛應(yīng)用于各種高速系統(tǒng)設(shè)計(jì)中。 DDR是雙倍數(shù)率的SDRAM內(nèi)存接口，其規(guī)范于2000年由JEDEC （電子工程設(shè)計(jì)發(fā)展 聯(lián)合協(xié)會(huì)）發(fā)布。隨著時(shí)鐘速率和數(shù)據(jù)傳輸速率不斷增加帶來的性能提升，電子工程師在確 保系統(tǒng)性能指標(biāo)，或確保系統(tǒng)內(nèi)部存儲(chǔ)器及其控制設(shè)備的互操作性方面的挑戰(zhàn)越來越大。存 儲(chǔ)器子系統(tǒng)的信號(hào)完整性早已成為電子工程師重點(diǎn)考慮的棘手問題。 DDR3一致性測(cè)試是否適用于筆記本電腦上的內(nèi)存模塊？多端口矩...

如果模型文件放在其他目錄下，則可以選擇菜單Analyze-Model Browser..,在界面里面單擊 Set Search Path按鈕，然后在彈出的界面里添加模型文件所在的目錄。 選擇菜單Analyze —Model Assignment..,在彈出的模型設(shè)置界面中找到U100 (Controller)來設(shè)置模型。 在模型設(shè)置界面中選中U100后，單擊Find Model...按鈕，在彈出來的界面中刪除 工具自認(rèn)的模型名BGA1295-40,將其用“*”取代，再單擊空白處或按下Tab鍵，在列岀的 模型文件中選中memorycontroller.ibs。 單擊Loa...

DDR3拓?fù)浣Y(jié)構(gòu)規(guī)劃：Fly?by拓?fù)溥€是T拓?fù)? DDR1/2控制命令等信號(hào)，均采用T拓?fù)浣Y(jié)構(gòu)。到了 DDR3,由于信號(hào)速率提升，當(dāng)負(fù) 載較多如多于4個(gè)負(fù)載時(shí)，T拓?fù)湫盘?hào)質(zhì)量較差，因此DDR3的控制命令和時(shí)鐘信號(hào)均釆用 Fly.by拓?fù)?。下面是在某?xiàng)目中通過前仿真比較2片負(fù)載和4片負(fù)載時(shí)，T拓?fù)浜虵ly-by拓 撲對(duì)信號(hào)質(zhì)量的影響，仿真驅(qū)動(dòng)芯片為Altera芯片，IBIS文件 為arria5.ibs, DDR顆粒為Micron顆粒，IBIS模型文件為v70s.ibs。 分別標(biāo)示了兩種拓?fù)湎碌姆抡娌ㄐ魏脱蹐D，可以看到2片負(fù)載 時(shí)，F(xiàn)ly-by拓?fù)鋵?duì)DDR3控制和命令信號(hào)的改善作用...

DDR3（Double Data Rate 3）是一種常見的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）標(biāo)準(zhǔn)，它定義了數(shù)據(jù)傳輸和操作時(shí)的時(shí)序要求。以下是DDR3規(guī)范中常見的時(shí)序要求： 初始時(shí)序（Initialization Timing）tRFC：內(nèi)存行刷新周期，表示在關(guān)閉時(shí)需要等待多久才能開啟并訪問一個(gè)新的內(nèi)存行。tRP/tRCD/tRA：行預(yù)充電時(shí)間、行開放時(shí)間和行訪問時(shí)間，分別表示在執(zhí)行讀或?qū)懖僮髦靶枰A(yù)充電的短時(shí)間、行打開后需要等待的短時(shí)間以及行訪問的持續(xù)時(shí)間。tWR：寫入恢復(fù)時(shí)間，表示每次寫操作之間小需要等待的時(shí)間。數(shù)據(jù)傳輸時(shí)序（Data Transfer Timing）tDQSS：數(shù)...

單擊View Topology按鈕進(jìn)入SigXplorer拓?fù)渚庉嫮h(huán)境，可以按前面161節(jié)反射 中的實(shí)驗(yàn)所學(xué)習(xí)的操作去編輯拓?fù)溥M(jìn)行分析。也可以單擊Waveforms..按鈕去直接進(jìn)行反射和 串?dāng)_的布線后仿真。 在提取出來的拓?fù)渲校O(shè)置Controller的輸出激勵(lì)為Pulse,然后在菜單Analyze- Preferences..界面中設(shè)置Pulse頻率等參數(shù)， 單擊OK按鈕退出參數(shù)設(shè)置窗口，單擊工具欄中的Signal Simulate進(jìn)行仿真分析， 在波形顯示界面里，只打開器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看, 可以看到，差分時(shí)鐘波形邊沿正常，有一些反射。...

單擊Impedance Plot (expanded),展開顯示所有網(wǎng)絡(luò)走線的阻抗彩圖。雙擊彩圖 上的任何線段，對(duì)應(yīng)的走線會(huì)以之前定義的顏色在Layout窗口中高亮顯示。 單擊Impedance Table,可以詳細(xì)查看各個(gè)網(wǎng)絡(luò)每根走線詳細(xì)的阻抗相關(guān)信息，內(nèi) 容包括走線名稱、走線長(zhǎng)度百分比、走線阻抗、走線長(zhǎng)度、走線距離發(fā)送端器件的距離、走 線延時(shí)， 單擊Impedance Overlay in Layout,可以直接在Layout視圖中查看走線的阻抗。在 Layer Selection窗口中單擊層名稱，可以切換到不同層查看走線阻抗視圖。 DDR3一致性測(cè)試是否包括高負(fù)載或長(zhǎng)時(shí)間...

DDR 系統(tǒng)概述 DDR 全名為 Double Data Rate SDRAM ，簡(jiǎn)稱為 DDR。DDR 本質(zhì)上不需要提高時(shí)鐘頻率就能加倍提高 SDRAM 的速度，它允許在時(shí)鐘的上升沿和下降沿讀/寫數(shù)據(jù)，因而其數(shù)據(jù)速率是標(biāo)準(zhǔn) SDRAM 的兩倍，至于地址與控制信號(hào)與傳統(tǒng) SDRAM 相同，仍在時(shí)鐘上升沿進(jìn)行數(shù)據(jù)判決。 DDR 與 SDRAM 的對(duì)比DDR 是一個(gè)總線系統(tǒng)，總線包括地址線、數(shù)據(jù)信號(hào)線以及時(shí)鐘、控制線等。其中數(shù)據(jù)信號(hào)線可以隨著系統(tǒng)吞吐量的帶寬而調(diào)整，但是必須以字節(jié)為單位進(jìn)行調(diào)整，例如，可以是 8 位、16 位、24 位或者 32 位帶寬等。 所示的是 DDR 總線的系統(tǒng)...

DDRx接口信號(hào)的時(shí)序關(guān)系 DDR3的時(shí)序要求大體上和DDR2類似，作為源同步系統(tǒng)，主要有3組時(shí)序設(shè)計(jì)要求。 一組是DQ和DQS的等長(zhǎng)關(guān)系，也就是數(shù)據(jù)和選通信號(hào)的時(shí)序；一組是CLK和ADDR/CMD/ CTRL的等長(zhǎng)關(guān)系，也就是時(shí)鐘和地址控制總線的關(guān)系；一組是CLK和DQS的關(guān)系， 也就是時(shí)鐘和選通信號(hào)的關(guān)系。其中數(shù)據(jù)和選通信號(hào)的時(shí)序關(guān)系又分為讀周期和寫周期兩個(gè) 方向的時(shí)序關(guān)系。 要注意各組時(shí)序的嚴(yán)格程度是不一樣的，作為同組的數(shù)據(jù)和選通信號(hào)，需要非常嚴(yán)格的 等長(zhǎng)關(guān)系。Intel或者一些大芯片廠家，對(duì)DQ組的等長(zhǎng)關(guān)系經(jīng)常在土25mil以內(nèi)，在高速的 DDR3設(shè)計(jì)時(shí)，甚至?xí)笤凇?..

瀏覽選擇控制器的IBIS模型，切換到Bus Definition選項(xiàng)卡，單擊Add按鈕添加一 組新的Buso選中新加的一行Bus使其高亮，將鼠標(biāo)移動(dòng)到Signal Names下方高亮處，單擊 出現(xiàn)的字母E,打開Signal列表。勾選組數(shù)據(jù)和DM信號(hào)，單擊0K按鈕確認(rèn)。 同樣，在Timing Ref下方高亮處，單擊出現(xiàn)的字母E打開TimingRef列表。在這個(gè)列表 窗口左側(cè)，用鼠標(biāo)左鍵點(diǎn)選DQS差分線的正端，用鼠標(biāo)右鍵點(diǎn)選負(fù)端，單擊中間的“>>”按 鈕將選中信號(hào)加入TimingRefs,單擊OK按鈕確認(rèn)。 很多其他工具都忽略選通Strobe信號(hào)和時(shí)鐘Clock信號(hào)之間的時(shí)序分析功...

DDR3信號(hào)質(zhì)量問題及仿真解決案例隨著DDR信號(hào)速率的升高，信號(hào)電平降低，信號(hào)質(zhì)量問題也會(huì)變得突出。比如DDR1的數(shù)據(jù)信號(hào)通常用在源端加上匹配電阻來改善波形質(zhì)量；DDR2/3/4會(huì)將外部電阻變成內(nèi)部ODT；對(duì)于多負(fù)載的控制命令信號(hào)，DDR1/2/3可以在末端添加VTT端接，而DDR4則將采 用VDD的上拉端接。在CLK的差分端接及控制芯片驅(qū)動(dòng)能力的選擇等方面，可以通過仿真 來得到正確驅(qū)動(dòng)和端接，使DDR工作時(shí)信號(hào)質(zhì)量改善，從而增大DDRI作時(shí)序裕量。是否可以使用多個(gè)軟件工具來執(zhí)行DDR3一致性測(cè)試？HDMI測(cè)試DDR3測(cè)試HDMI測(cè)試 使用了一個(gè) DDR 的設(shè)計(jì)實(shí)例，來講解如何規(guī)劃并設(shè)計(jì)一個(gè)...

單擊View Topology按鈕進(jìn)入SigXplorer拓?fù)渚庉嫮h(huán)境，可以按前面161節(jié)反射 中的實(shí)驗(yàn)所學(xué)習(xí)的操作去編輯拓?fù)溥M(jìn)行分析。也可以單擊Waveforms..按鈕去直接進(jìn)行反射和 串?dāng)_的布線后仿真。 在提取出來的拓?fù)渲?，設(shè)置Controller的輸出激勵(lì)為Pulse,然后在菜單Analyze- Preferences..界面中設(shè)置Pulse頻率等參數(shù)， 單擊OK按鈕退出參數(shù)設(shè)置窗口，單擊工具欄中的Signal Simulate進(jìn)行仿真分析， 在波形顯示界面里，只打開器件U104 (近端顆粒)管腳上的差分波形進(jìn)行查看, 可以看到，差分時(shí)鐘波形邊沿正常，有一些反射。...

重復(fù)步驟6至步驟9,設(shè)置Memory器件U101、U102、U103和U104的模型為 memory.ibs模型文件中的Generic器件。 在所要仿真的時(shí)鐘網(wǎng)絡(luò)中含有上拉電阻(R515和R518),在模型賦置界面中找到 這兩個(gè)電阻，其Device Type都是R0402 47R,可以選中R0402 47R對(duì)這類模型統(tǒng)一進(jìn)行設(shè)置, (12) 選中R0402 47R后,選擇Create ESpice Model...按鈕,在彈出的界面中單擊OK按 鈕，在界面中設(shè)置電阻模型后，單擊OK按鈕賦上電阻模型。 同步驟11、步驟12,將上拉電源處的電容(C583)賦置的電容模型。 ...